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[工學(공학) ][디지털 회로설계] Moore , Mealy Type Finite State Machine

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작성일18-07-17 14:51

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D F/F의 응용회로 설계 능력을 키운다. 이를 통해 Moore type과 meanly type의 이해도를 높이고 그 동작을 비교하여 파악한다. 전화교환이나 텔렉스 등 ...

디지털 회로설계

1. headline(제목) : Moore / Mealy Type Finite State Machine

2. 개요 :
Moore Type과 Mealy type의 state diagram을 보고 각각의 state table과 D F/F을 이용한 회로도를 작성한 후 두 가지 모두에 대하여 각각 VHDL code를 작성하여 시뮬레이션을 수행하여 미리 예상한 결과와 비교하여 본다. D F/F의 응용회로 설계 능력을 키운다.

4. 설계과정

(1) Moore type

-State table

Present state
Next state
Output
z
w〓0
w〓1
A
B
A
0
B
A
C
1
C
D
C
0
D
C
A
1
- State assigned map
Present state
Next state
Output
z
w〓0
w〓1
y2y1
Y2Y1
Y2Y1
A
00
01
00
0
B
01
00
10
1
C
10
11
10
0
D
11
10
00
1
- Y1의 카르노맵

w y2y1
00
01
11
10
0…(drop)
1
0
0
1
1
0
0
0
0
- Y2의 카르노맵

w y2y1
00
01
11
10
0
0
0
1
1
1
0
1
0
1
Y1〓w`y1`
Y2〓y1y2`w+y2(w`+y1`)
z〓y1

(2) Mealy type

-State table

Present state
Next state
Output
z
w〓0
w〓1
w〓0
w〓1
A
B
A
1
0
B
A
C
1
0
C
D
C
1
0
D
C
A
1
0
- State assigned map
Present state
Next state
Output
z
w〓0
w〓1
y2y1
Y2Y1
Y2Y1
w〓0
w〓1
A
00
01
00
1
0
B
01
00
10
1
0
C
10
11
10
1
0
D
11
10
00
1
0
- Y1의 카르노맵

w y2y1
00
01
11
10
0
1
0
0
1
1
0
0
0
0
- Y2의 카르노맵

w y2y1
00
01
11
10
0
0
0
1
1
1
0
1
0
1
Y1〓w`y1`
Y2〓y1y2`w+y2(w`+y1`)
z〓w`

5. VHDL Code
(1) Moore type

LIBRARY ieee;
USE ieee.std_logic_1164.all;

ENTITY moore IS
PORT( Clock : IN STD_LOGIC;
w : IN STD_LOGIC;
Resetn: IN STD_LOGIC;
z : OUT STD_LOGIC);
END moore;

ARCHITECTURE Behavior OF moore IS
TYPE State_type IS(A,B,C,D);
SIGNAL y: State_type;
BEGIN
PROCESS(Resetn,


[공학][디지털%20회로설계]%20%20Moore%20,%20Mealy%20Type%20Finite%20State%20Machine_hwp_01_.gif [공학][디지털%20회로설계]%20%20Moore%20,%20Mealy%20Type%20Finite%20State%20Machine_hwp_02_.gif [공학][디지털%20회로설계]%20%20Moore%20,%20Mealy%20Type%20Finite%20State%20Machine_hwp_03_.gif [공학][디지털%20회로설계]%20%20Moore%20,%20Mealy%20Type%20Finite%20State%20Machine_hwp_04_.gif [공학][디지털%20회로설계]%20%20Moore%20,%20Mealy%20Type%20Finite%20State%20Machine_hwp_05_.gif [공학][디지털%20회로설계]%20%20Moore%20,%20Mealy%20Type%20Finite%20State%20Machine_hwp_06_.gif






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설명

레포트/공학기술


[공학][디지털,회로설계],Moore,,Mealy,Type,Finite,State,Machine,공학기술,레포트
순서
다.

3. 이론(理論)

(1) sequential circuit
입력이 시간적으로 차례(次例)차례(次例) 가해질 경우, 어떤 정해진 입력계열에 대해 특정한 응답을 하는 전기회로를 가리킨다. 이를 통해 Moore type과 meanly type의 이해도를 높이고 그 동작을 비교하여 파악한다. 전화교환이나 텔렉스 등 오차를 적게 해야 하는 부호회로에 널리 사용된다

(2) Moore type
출력결과가 현재의 상태에만 影響을 받는 회로를 말한다. 디지털 회로설계

1. headline(제목) : Moore / Mealy Type Finite State Machine

2. 개요 :
Moore Type과 Mealy type의 state diagram을 보고 각각의 state table과 D F/F을 이용한 회로도를 작성한 후 두 가지 모두에 대하여 각각 VHDL code를 작성하여 시뮬레이션을 수행하여 미리 예상한 결과와 비교하여 본다. 회로의 내부에 미리 와 있던 논리신호계열에 따른 기억상태가 있는데, 미리 정해진 순서로 도달했을 때에 처음으로 출력이 나타나도록 구성한다.

3. 이론(理論)

(1) sequential circuit
입력이 시간적으로 차례(次例)차례(次例) 가해질 경우, 어떤 정해진 입력계열에 대해 특정한 응답을 하는 전기회로를 가리킨다. 회로의 내부에 미리 와 있던 논리신호계열에 따른 기억상태가 있는데, 미리 정해진 순서로 도달했을 때에 처음으로 출력이 나타나도록 구성한다.

(3) Mealy type
출력결과가 현재의 상태에도 影響을 받고, 입력 값에도 影響을 받는 회로를 말한다.

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